TSMCの微細化は2nmまで？ 以降はパッケージングが肝に
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昔は○○μmとか〇〇nmというとゲート長の最小寸法を表現したものでした。
しかし、
「ナノシートを構成するシリコン層の厚さは5nm、ゲートの幅（ゲート長）は12nmである。なお現在の半導体製造技術において「2nmプロセス」「5nmプロセス」などの呼称は、技術の世代を示す符丁であり、特定箇所の長さを示すものではない。」
となっています。最近は酸化膜も誘電率の高いものを使うなどの工夫をしており、物理的な厚さではなくSiO2換算の厚さを言うものも多いです。
IBMが2nm半導体プロセスの試作成功、研究トップに聞く「ムーアの法則」の将来
https://xtech.nikkei.com/atcl/nxt/column/18/00001/05567/
薄さ0.5ナノメートルのゲート絶縁膜
https://www.aist.go.jp/Portals/0/resource_images/aist_j/aistinfo/aist_today/vol11_07/vol11_07_p19.pdf微細化を実施した際、数nmレベルで量子力学の世界に突入し始めます。そうすると、今までの半導体物性論が通用しない世界に入るため、現状は数 nm以下にすると微細化の課題以外に加えて量子力学を絡めた最適設計という課題が発生するため、技術的難易度が格段に上がります (むしろ2 nmまで良く攻めててすごいと思います)。
微細化だけでは厳しいところをチャネル表面積の増加でも対処を実施しており、それがFinFETの採用 (チャネルを1面から3面に増加)であり、さらにチャネル表面積を増やしたGAA（Gate-All-Around）FET (ワイヤー上の半導体にチャネルをぐるりと1周形成させる) の導入が始まっているわけです。
そういったものを使いつつパッケージングで工夫する、もしくは新規半導体 (Ge等) でチャネル形成するといった展開が今後考えられます。
TSMCの今後を引き続きキャッチアップしていきたいところです。10数年前から、桁がひとつ違ったが同じことを言っていた。**nmで微細化は物理限界で打ち止め、今回は切迫感が全く異なる、等々。10年以上その悲観論は良い方に覆され続けてきたので、この手の記事を読むとどうにも信じ切れない。
個別の設計・プロセス・材料などの個々のブレークスルーやその行き詰まりは当然あるにせよ、成果物としての半導体性能の改善余地については、根拠のない楽観視をしている。最先端研究の技術者に期待＆感謝しつつ、持ち場で頑張ります。
